74ALVCH16646由带三态输出的16位非反相总线收发器电路、D类触发器以及从内置寄存器直接进行数据多路复用发送的控制电路组成。相应的时钟（CPAB或CPBA）变为高逻辑电平时，总线A或总线B的数据将被时钟输入到内置寄存器。提供输出使能（OE）和方向（DIR）引脚来控制收发器功能。在收发器模式下，高阻抗端口处的数据可能存储在寄存器A或寄存器B内，或同时存储在这两者内。选择源输入（SAB和SBA）可多路复用存储的数据和实时（透明模式）数据。方向（DIR）输入可确定当OE为有源（低电平）时哪条总线将接收数据。在隔离模式（OE = 高电平）下，总线A的数据可能存储在寄存器B内，和/或总线B的数据可能存储在寄存器A内。

禁用输出功能时，输入功能仍然处于启用状态，并可用于存储和发送数据。每次仅能驱动总线A和总线B中的一条总线。

为确保上电或掉电期间的高阻抗状态，OE应当通过上拉电阻保持在VCC；电阻的最小值由驱动器的灌电流或源电流能力来确定。

其提供有源总线保持电路，可将闲置或浮动数据输入保持在有效逻辑电平。

• 符合JEDEC标准no. 8-1A
• CMOS低功耗
• MULTIBYTE?直通引脚排列架构
• 用于最大程度减少噪声和接地反弹的多个低电感VCC和GND引脚
• 直接与TTL电平连接
• 3.0 V时电流驱动能力为±24 mA
• 输出驱动能力50W（传输线路的温度为85 °C）
• 所有输入都有总线保持电路